2nm后,晶体管的新选择

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来源:内容来自半导体行业观察综合。


本周,在 2021 年 VLSI 技术和电路研讨会 (VLSI 2021) 上,世界领先的纳米电子和数字技术研究和创新中心 imec 首次展示了全功能集成forksheet场效应晶体管 (FET)。据介绍,具有短沟道控制 (SSSAT=66-68mV/dec),可与低至 22nm 栅极长度的全环栅 (GAA) 纳米片器件相媲美。双功函数金属栅极(Dual work function metal gates)以 17nm 间距集成在 n 和 pFET 之间,突出了 forksheet 器件在高级 CMOS 面积缩放方面的主要优势。

forksheet 器件最近被 imec 提出作为最有前途的器件架构,以扩展 GAA 纳米片器件的生成,并具有超出 2nm 技术节点的额外缩放和性能。与纳米片器件不同,这些片现在由tri-gate forked结构控制——通过在栅极图案化之前在 p 和 nMOS 器件之间引入介电壁(dielectric wall )来实现。该壁将 p 栅极沟槽与 n 栅极沟槽物理隔离,允许比 FinFET 或纳米片器件更紧密的 n 到 p 间距。早期基于 TCAD 模拟的技术评估显示,这个晶体管拥有卓越的面积和性能可扩展性。性能提升主要归因于减小的米勒电容——由更小的栅极-漏极重叠导致。

Imec 首次展示了其forksheet器件的电气特性,该器件通过使用 300 毫米工艺流程成功集成,栅极长度低至 22 纳米。发现 n- 和 pFET 都具有两个堆叠的硅通道,都具有完整的功能。它们的短通道控制 (SSSAT = 66-68mV) 与在同一晶片上共集成的垂直堆叠纳米片器件的短通道控制相当。对于 forksheet 器件,使用替代金属栅极流在 17nm 的 np 空间(约为最先进的 FinFET 技术中的间距的 35%)集成了双功函数金属栅极,突出了其中之一新设备架构的主要优势。

“从 2022 年开始,预计今天的前沿 FinFET 晶体管将逐渐让位于大批量制造中的垂直堆叠纳米片晶体管,因为 FinFET 无法在缩放尺寸上提供足够的性能,” CMOS 设备总监 Naoto Horiguchi 解释说imec 的技术。“然而,工艺限制将限制纳米片的 n 和 p 器件可以组合在一起的距离,从而对进一步降低电池高度构成挑战。新的 forksheet 器件架构——GAA 纳米片器件的自然演变——有望突破这一极限,允许轨道高度从 5T 缩放到 4.3T,同时仍提供性能增益。或者,通过叉板设计,可用空间可用于增加板宽度,从而进一步增强驱动电流。

从Forksheet到CFET


在2019年的VLSI座谈会上,imec表示将会把CFET应用到5纳米、3纳米、2纳米上,笔者就此向其中一位演讲者提出:“imec计划从哪个技术节点开始使用CFET”?得到了以下回答:“就此,目前imec还没有达成一致意见”。

后来,imec在其内部达成了以下共识:3纳米之前采用Nanosheet、2纳米采用Forksheet、1纳米采用CFET。也就是说,在此次VLSI座谈会上,imec的其他发言人,如Sujith Subramanian先生,也是基于以上技术蓝图而做的发表。(如下图)

图一

从上图可以清晰地看出FinFET、Nanosheet、Forksheet、CFET的结构变化。从FinFET到CFET,通过将Contact Poly Pitch(PP)做到最小、分离nMOS和pMOS,以达到缩小SRAM面积的效果。

在历年的VLSI座谈会上从未出现过Forksheet这中晶体管结构,今年是第一次,首先做成Nanosheet、然后用绝缘壁膜将其内部分离,就能将nMOS和pMOS分离(如下图),与其说将nMOS和pMOS的Nanosheet分离有意义,不如说工艺的削减更有意义。

图2

此外,在1纳米中,采用了将nMOS和pMOS纵向排列的CFET(如下图8),虽然CFET的工艺流程非常复杂,但毫无疑问,极大地缩小了CMOS、SRAM的面积,达到了集成化。问题是---是否做到了人们所期待的晶体管的特性,这是未来研发的关键。

图3

1nm以后的晶体管选择:CFET?


在VLSI 2020上,IMEC发表了有关单片CFET的有趣论文,我有机会采访了其中一位作者Airoura Hiroaki。在业界众所周知,FinFET(FF)即将达到其定标寿命。三星已经宣布,他们将在3nm的时候转向水平纳米片(Horizontal Nanosheets :HNS)。台积电(TSMC)保持3nm的FF,但预计将转移到2nm的新架构。

假设英特尔当时仍在追求自己的技术,则预计英特尔将保留7nm的FF,然后再迁移至5nm的HNS。

该行业最可能的路线图是从FF到带有或不带有Forksheets的HNS,然后过渡到CFET(Complimentary FETs),请参见图1。

从以上技术蓝图来看,28纳米使用了High-K/Metal Gate,16纳米---14纳米导入了FinFET,7纳米---5纳米采用了EUV曝光设备,此外,还将Co应用于Middle of Line(MOL)上。

MOL是一种将晶体管(FOEL)与多层配线(BEOL)连接在一起的孔(Via),虽然imec使用了Co,还有其他选择项如Mo、Ru等。

此外,4纳米---3纳米中采用了具有Nanosheet结构的晶体管。

此次的VLSI座谈会上,有关7纳米、5纳米、3纳米的文章发布得比较多,然而,笔者却发现将Gate All Around(GAA)的Nanosheet结构应用在这些节点上的情况是全球共通的认知。

同时从技术蓝图看,在2纳米中,使用搭载了Buried Power Rail(BPR,在晶体管下埋入电源线的构造)的Forksheet晶体管;在1纳米中,将会使用采用了BPR的Complementary FET(CFET)。

imec在其内部达成了以下共识:3纳米之前采用Nanosheet、2纳米采用Forksheet、1纳米采用CFET。

也就是说,在此次VLSI座谈会上,imec也是基于以上技术蓝图而做的发表。从上图可以清晰地看出FinFET、Nanosheet、Forksheet、CFET的结构变化。

从FinFET到CFET,通过将Contact Poly Pitch(PP)做到最小、分离nMOS和pMOS,以达到缩小SRAM面积的效果。

Forksheet 和CFET通过堆叠nFET和pFET器件的CFET改善n到p的间距来缩小尺寸,见图3。

CFET结构在当前的工作中,已经开发了“单片”(monolithic) CFET,方法是将单独的硅片用于nFET和pFET,然后将它们粘合在一起,而按照顺序(sequential),CFET则会将两种类型的FET都制造在同一硅片上。

Imec声称单片技术比顺序技术便宜,而顺序技术要求SOI会增加衬底成本1%。

片CFET的成本优势在1纳米中,IMEC采用了将nMOS和pMOS纵向排列的CFET(如下图8),虽然CFET的工艺流程非常复杂,但毫无疑问,极大地缩小了CMOS、SRAM的面积,达到了集成化。

问题是——是否做到了人们所期待的晶体管的特性,这是未来研发的关键。

我发现起始晶圆成本高出约1%,这有两个原因,一是,我不相信顺序CFET需要SOI,二是,SOI比标准晶圆贵了约1%。整体方法还将需要两个起始晶圆,而不仅仅是一个。

我认为这种成本分析需要更多的调查。在单片方法中,nFET和pFET在分离的晶圆上制造,从而可以针对该器件优化每个器件的制造流程。

随着我们朝N3方向发展,n到p的分离减少了寄生效应并提高了性能。同样,通过从FF移至GAA)可以在所有四个侧面而不是三个侧面上提供一个栅极,从而改善了静电控制。

这项工作中制造的单片CFET为下一代器件提供了顺序CFET的替代方案,需要进一步研究。


*免责声明:本文由作者原创。文章内容系作者个人观点,半导体行业观察转载仅为了传达一种不同的观点,不代表半导体行业观察对该观点赞同或支持,如果有任何异议,欢迎联系半导体行业观察。


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